近20年來一直是使用緩解技術(shù)來限制這種影響，最先進的方式是將SRAM電源電壓從其工作值降低到所謂的數(shù)據(jù)保持電壓(DRV)。一開始，這種技術(shù)帶來明顯減少的漏電流，降低至工作電源電壓值的5到10倍。隨著技術(shù)節(jié)點日趨進展，電源電壓不斷降低，工作電壓和DRV之間的裕量也縮小了，導致使用這種技術(shù)的漏電流減少，大約僅減少2倍。
 
基本上，我們已經(jīng)用盡了各種得以緩解漏電流的技術(shù)了，但“日益坐大”的SRAM容量仍將帶來大量的電流浪費。圖1顯示CPU芯片上的SRAM容量每18個月增加一倍。
 
SRAM是采用任何CMOS工藝“免費提供”的內(nèi)存。自CMOS發(fā)展早期以來，SRAM一直是開發(fā)和轉(zhuǎn)移到任何新式CMOS工藝制造的技術(shù)驅(qū)動力。隨著近來用于深度學習的所謂“特定領(lǐng)域架構(gòu)”(DSA)崛起，每個芯片上的SRAM數(shù)量達到了數(shù)百個兆位(megabite)。這帶來了兩項具體的挑戰(zhàn)。
 
第一項挑戰(zhàn)是隨著采用FinFET晶體管的最新CMOS技術(shù)進展，內(nèi)存單元尺寸的效率越來越低。從圖2就可以看到，SRAM單元尺寸可以繪制為CMOS技術(shù)節(jié)點的一個函數(shù)。
 
從平面到FinFET(planar-to-FinFET)的轉(zhuǎn)變對于SRAM內(nèi)存單元的布局效率有著顯著的影響。采用FinFET的臨界間距逐漸縮小，導致SRAM單元尺寸縮減迅速減緩。有鑒于對于更大片上SRAM容量的需求不斷增加，現(xiàn)在正是最糟糕的情況了。我們距離SRAM將主宰整個DSA處理器大小的情況不遠了。
 
第二項挑戰(zhàn)在于從正電源流經(jīng)SRAM單元到接地的漏電流。其中很大一部份原因是次閾值晶體管泄漏的指數(shù)級溫度啟動——這意味著隨芯片變熱，這種漏電流將會急劇增加，這導致了能量的浪費。雖然這通常稱為靜態(tài)功耗，但這種漏電流也會在SRAM處于有效使用狀態(tài)時發(fā)生，并形成能量浪費的下限。
 
對技術(shù)發(fā)展的影響
 
當代技術(shù)的發(fā)展帶來了資料泛濫。它最主要的成長動力來自物聯(lián)網(wǎng)(IoT)、5G、人工智能(AI)、擴增實境和虛擬現(xiàn)實(AR/VR)以及自動化。在大多數(shù)情況下，由于速度和能量的原因，數(shù)據(jù)必須儲存在靠近CPU的位置，意即與CPU核心位于同一芯片上。唯一一種能夠如此接近CPU的內(nèi)存就是SRAM。
 
然而，SRAM由于效率不彰的尺寸和漏電流本質(zhì)，導致這些成長驅(qū)動力的發(fā)展瓶頸。SRAM引起的速度和功率限制，阻礙了這些應(yīng)用的明顯進展，同時還不斷地提高成本。這導致對于各種新興內(nèi)存替代技術(shù)的需求和投資與日俱增——特別是需要高效率的SRAM替代內(nèi)存。

關(guān)鍵詞：SRAM